Тестування інтегральних схем

Основна перевага аналізу стійкості пристрою на рівні інтегральної схеми (ІС) полягає в тому, що таке дослідження не вимагає врахування впливу конструкції самого пристрою на електромагнітну сумісність (ЕМС). Цей аналіз включає, наприклад, проєктування друкованої плати (PCB), характер і доступність роз’єму, а також корпусу. У статті описується взаємозв’язок між випробуваннями на рівні пристрою та на рівні інтегральної схеми (ІС).

Вступ

Забезпечення відповідності стандартам ЕМС стає дедалі складнішим завданням. Технологічний прогрес дозволив зменшити розмір компонентів, але водночас створив певну проблему — контроль стійкості пристрою до електромагнітних завад.

Сучасні вимоги до стійкості суттєво збільшують витрати на проєктування та виробництво пристроїв. Однак тестування стійкості на рівні компонентів (тобто інтегральних схем) полегшує виявлення та впровадження коригувальних заходів. Результати випробувань на стійкість дозволяють попередньо відібрати конкретні інтегральні схеми (включаючи ASIC) для подальшої розробки продукту. Крім того, їх можна включити до аналізу інтегральних схем і сприяти оптимізації компонентів.

Незважаючи на те, що в галузі вже існують процедури випробувань, які дозволили накопичити значний досвід оцінки стійкості інтегральних схем, концепція поточного методу випробувань вносить певні зміни. Вона полягає в подачі імпульсів завад безпосередньо на виводи тестованих інтегральних схем. Форма та амплітуда поданих завад спеціально підбираються для імітації типових явищ, яким може піддаватися інтегральна схема під час стандартних випробувань на стійкість пристрою або під час роботи в зашумленому середовищі.

Під час експлуатації технічне обладнання, об’єкти та пристрої зазвичай піддаються впливу імпульсних завад. Тому стандартні випробування пристроїв імітують, наприклад, виникнення іскри під час розмикання контакту (burst) або електростатичний розряд (ESD).

У разі стандартного методу випробувань стійкість спостерігається в активному режимі (тобто під час роботи інтегральних схем під напругою). Критерієм проходження випробування є безперебійна робота інтегральної схеми.

Вплив навколишнього середовища або саме випробування можуть викликати напруги й струми, які значно перевищують максимально допустимі значення для інтегральних схем. Перевага аналізу стійкості на рівні інтегральних схем полягає в тому, що немає необхідності враховувати вплив конструкції пристрою на ЕМС. Це включає, наприклад, проєктування друкованої плати, тип і доступність роз’єму або конструкцію корпусу. Крім того, під час тестування стійкості на рівні ІС ефекти завад виражені в меншій мірі, ніж при тестуванні всього пристрою — це забезпечує кращу повторюваність результатів випробувань. У статті описується зв’язок між тестуванням пристроїв і тестуванням на рівні виводів інтегральних схем.

Випробування пристроїв

Через постійне зростання цифровізації та широке використання електронних компонентів багатьом пристроям потрібен високий рівень стійкості. Особливо важливо проводити випробування на стійкість до імпульсних завад під час дослідження технічних об’єктів і пристроїв. Це пов’язано з тим, що вони будуть піддаватися імпульсним завадам під час експлуатації та стандартного використання.

Рисунок 1. Часова діаграма імпульсу burst (випробування на стійкість до швидких перехідних процесів) згідно з IEC 61000-4-4

Рисунок 2. Часова діаграма імпульсу ESD (випробування на стійкість до електростатичних розрядів) згідно з IEC 61000-4-2

Відповідні імпульси завад (burst та ESD) у випробуваннях на стійкість описані в таких стандартах: IEC 61000-4-4 «Випробування на стійкість до швидких перехідних процесів» та IEC 61000-4-2 «Випробування на стійкість до електростатичних розрядів»:

За опору джерела 50 Ом на пристрій подаються імпульси з мінімальною напругою ±2 кВ, часом наростання 5 нс і спадом 50 нс (половина амплітуди – див. рисунок 1). Ці імпульси формують імпульси BURST. За опору джерела 330 Ом на пристрій подаються імпульси не менше ±6 кВ з часом наростання 0,7 нс і спадом 5 нс (половина амплітуди – рисунок 2).

Основні принципи тестування пристрою на завади

Для перевірки стійкості на пристрій подається завада у формі імпульсу, як у передбаченому для цього місці, так і незалежно від нього. Первинний імпульс завади (ESD або burst) напруги u(t), поданий на пристрій, спричиняє проходження імпульсного струму завади i(t) через пристрій (рисунок 3). Два основні механізми — магнітна та електрична (E-поле) індукція — хоча й виникають одночасно, повинні розглядатися окремо.

1. Магнітна індукція поля H (індуктивна)

Завада магнітного поля H(t) формується навколо провідника, яким проходить струм завади i(t). Чим нижчий імпеданс первинного кола, тим вищий струм, а отже — тим сильніше магнітне поле H.

Ідеально напруженість поля навколо прямого провідника визначається за формулою (1):



Магнітні завади проникають через пристрій і навколишні компоненти, а також через друковані плати. Петлі провідників розміщені на PCB або всередині компонентів (наприклад, ІС, рисунок 3). Магнітні завади створюють вторинну завадну напругу u_sec(t) на індуктивності L — див. формулу (2):



Ця завадна напруга може, наприклад, виникати у внутрішніх колах інтегральної схеми, що може спричинити збої в роботі цього компонента.

2. Електрична індукція поля

Основний імпульс перешкоди (ESD або burst) напруги u(t), який подається на пристрій, викликає падіння напруги на збірці (рисунок 4). Електричне поле E(t) отримується з різниці напруг уздовж спостережуваної геометрії. Чим вищий імпеданс первинного шляху струму, тим більша різниця напруг, а отже — тим вищий результуючий електричний поле E. Електричне поле передає перешкоди у вигляді струму зміщення i(t) у вторинних петлях, таких як сигнальні кабелі та/або виводи інтегральної схеми, через ємнісну зв’язок. Цей процес відбувається через ємнісну зв’язок C, що знаходиться в діапазоні фемтофарад — див. формулу (3). Напруга перешкоди створюється на внутрішньому опорі вторинного кола за рахунок ємнісно пов’язаного струму i(t). Це перешкодне напруження може виникати на виводі інтегральної схеми і викликати збої в її роботі.



В обох випадках (зв’язок, викликаний магнітним або електричним полем) перешкода ослаблюється на один коефіцієнт (device factor) при переході від первинного кола перешкоди до вторинної петлі і впливає на активну електронну систему (наприклад, інтегральну схему). Напруги перешкод до 6 кВ, які зазвичай виникають при випробуваннях пристроїв на ESD, зменшуються до значень від 0,1 В до кількох сотень вольт. Це зниження залежить від імпедансів у первинних і вторинних колах перешкод.

Інтегральні схеми, встановлені на друкованій платі, піддаються впливу магнітних полів H(t) та електричних полів E(t).

Рисунок 3. Механізми індукції магнітного поля в електричному пристрої

Рисунок 4. Механізми індукції електричного поля в електричному пристрої

Рисунок 5. Модель зв’язку з інтегральною схемою через магнітне поле

Індуктивний зв’язок магнітного поля в інтегральних схемах

Щільність магнітного потоку Bst(t) проникає у найменші петлі провідників (наприклад, між інтегральною схемою та підключеним розв’язуючим конденсатором — рисунок 5). Напруга Ust індукується у петлі кола магнітним потоком Φ, як описано у формулах (4) і (5):



Напруга Ust подає струм перешкоди в інтегральну схему. Імпеданс цього джерела перешкоди низький через формування сигналу в петлі провідника. Це може призвести до виникнення струмів високої інтенсивності Ist(t).

Ємнісний зв’язок електричного поля в інтегральних схемах

Напруженість електричного поля E(t) або струм зміщення D(t), пов’язаний з провідною поверхнею, генерує перешкоди Ist(t) у провіднику (рисунок 6). Ці перешкоди викликають зростання напруги Ust(t) на провідній поверхні, що може спотворити логічні сигнали, які передаються по доріжках. Струм зміщення Ist(t) також може проникати в інтегральні схеми та викликати подальші порушення. Джерело перешкод типу «електричне поле» має високий імпеданс.

Рисунок 6. Модель зв’язку з інтегральною схемою через електричне поле

Рисунок 7. Приклад оцінки напруги перешкоди на виводі інтегральної схеми при зв’язку з електричними перешкодами

Моделювання

Наступні моделювання (рисунки 7...11) базуються на певних спрощеннях. На рисунку 7 генерація імпульсу ESD була значно спрощена. Еквівалентна схема базується на принципах ємнісного зв’язку, показаних на рисунку 4.

Оцінка напруги перешкоди на інтегральній схемі

Позитивний імпульс перешкоди з амплітудою 6 кВ вводиться як контактний розряд у первинне коло перешкоди (рисунок 7). Пікове напруження перешкоди (Ust) у 1,4 кВ виникає на первинному опорі R1 (рисунок 8). Напруга перешкоди в 13,5 В зберігається у контакті з високоімпедансним виводом інтегральної схеми через ємнісний зв’язок (зв’язок через E-поле) через C1. Імпеданс первинного кола перешкоди може бути значно вищим (1 кОм), що викликає підвищення напруги перешкоди на виводі інтегральної схеми понад 100 В, що становить серйозний ризик перевищення максимально допустимих значень для інтегральних схем.

Режими зв’язку

Тип зв’язку також залежить від співвідношення імпедансу джерела до імпедансу навантаження, тобто вхідного імпедансу інтегральної схеми.

Рисунок 8. Крива та пікові значення наведеної напруги перешкоди у первинних та вторинних колах

Рисунок 9. Еквівалентна схема диференціюючих ефектів зв’язку перешкод через електричне поле

Ємнісний зв’язок електричного поля E

При часі наростання 1 нс, що відповідає максимальній частоті передачі 1 ГГц, передбачається, що ємність зв’язку C1 становить 1 пФ. Імпеданс X цієї ємності тоді становить 159 Ом. Коли вхідний опір інтегральної схеми становить 10 кОм, він значно перевищує опір джерела (імпеданс C1).
Внаслідок цього сусідній імпульс перешкоди на R2 (на інтегральній схемі) має таку ж форму, як і вихідний імпульс перешкоди. Це викликає пропорційний поділ напруги через ємнісний дільник C1, C2.



Зовсім інші умови виникають, коли імпеданс навантаження менший за імпеданс джерела. У наступному прикладі передбачається R2 = 100 Ом, C1 = 10 фФ.



За цих умов основний імпульс перешкоди диференціюється в інтегральній схемі (рисунки 9 і 10).

Зв’язок з магнітним полем H

У випадку зв’язку з H-полем умови протилежні. У режимі холостого ходу:

Ric » Xss — диференціюється,

Ric ‹ Xss — відбувається поділ струму.

Узагальнення механізмів зв’язку показано на рисунку 11. Для зв’язку через H-поле використовується еквівалентна схема трансформатора з основною індуктивністю (Lh) та розсіяною індуктивністю (Ls).



Рисунок 10. Крива, що диференціює ефекти зв’язку перешкод через електричне поле

Рисунок 11. Області дії механізмів зв’язку інтегральної схеми: поділ/диференціювання струмів і напруг